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5G或促使定制ASIC替代FPGA

2019-11-17 18:15:48 来源:网络

来源:本文由公众号半导体行业观察(id:icbank)翻译自「microwaves & rf」,作者:ian lankshear,谢谢。

5g将带来巨大的成本和功耗问题,因此,业界有一种观点,认为5g基站所采用的fpga平台需要向asic过渡。那么,这样做的原因是什么?如何在不牺牲fpga灵活性的情况下,以经济高效的方式完成这项工作呢?本文将就这些内容进行讨论。

正如全球最大运营商中国移动执行副总裁李政茂在今年的世界移动大会(mwc)上所说的那样:5g所需的基站数量是lte的3倍,5g的功耗也是lte的3倍,而成本则是为lte的4倍。

确实,这些成本/功耗方面的考量意味着:严重依赖fpga和dsp的传统3g / 4g蜂窝基础架构方法难以应对5g的需求。而蜂窝网络设备制造商正在转向定制的asic来平衡毫米波的(mmwave)覆盖范围小、标准的低延迟、高吞吐量、大规模使用mimo,以及多个天线的应用需要,从而无需衰减信号即可实现mmwave。

权衡:fpga、dsp和asic

fpga带来了灵活性,并在非常庞大的用户群中分担了nre成本,它们还将开发工作限于配置它们所需的固件。但这是以晶体管冗余、高功耗和降低的时钟性能为代价的。确实,新一代soc fpga具有5g的许多数字组件所需的性能,但它们并不总是能够满足低功耗和低成本的需求(见图1),而且有时将不具备所需的逻辑或片上存储器容量。

图1:台积电在所有功能上的可用制程工艺

除了fpga,也可以使用数字信号处理(dsp),例如使用tensilica / ceva的软件。但是,尽管仍具有灵活性,但与asic的硬连线逻辑相比,dsp需要更加强大的处理能力和更高的功耗。

因此,向asic的转变是蜂窝网络基础设施领域的一个发展趋势。在过去的一段时间内,特斯拉,facebook,亚马逊和谷歌频频发布用于人工智能和自动驾驶汽车的asic,这些新闻都已成为主流媒体的头条,可见,asic在物联网、医疗设备和汽车控制系统等较小、低成本的利基应用中同样普遍。使用较旧的“超越摩尔定律”制程可提供具有成本效益的asic,从而平衡例如功耗、性能和芯片尺寸,但仍可以融入诸如rf或mems传感器之类的功能。

从fpga设计移植

从带有rf soc的fpga(例如xilinx zynq)的迁移将带来可观的nre成本(见图2)。类似地,使用许可ip内核将在降低风险和成本方面起很大作用。为了更清楚地了解这种情况,可以在zynq ultrascale +的技术参考手册中找到许多zynq ip的描述。

图2:asic与fpga / dsp相比,可以优化晶体管的数量、时钟周期、生产成本和功耗,而asic在软逻辑设计中的性能与fpga相同,但可以减小一到两个制程节点。

处理器内核、内存接口和外围设备分别可从arm,synopsys和cadence获得。高速串行接口(serdes phy)和数据转换器可从多家供应商获得许可,包括synopsys、cadence或rambus(包括但不止这些供应商)。

同样,关键ip可以从第三方获得许可,以替换fpga供应商特定的ip。这包括一系列软ip,例如fec加速器,数字下变频器(ddc),数字上变频器(duc),奇异值分解(singular-value decomposition,svd),浮点单元(fpu),矩阵数学引擎和快速傅里叶变换(fft)核心。

诸如“ design & reuse”之类的网站是搜索此类ip的绝佳途径。

在从fpga移植到asic的过程中,asic供应商将与客户合作,确保遵循良好的asic设计规范,例如使用时钟、复位和编码样式,并确保其设计符合以下要求:测试(dft)友好。通常还会提供其他服务,以采用客户的高级系统模型并将其转换为适用于soc的高效硬件加速器。

增加asic的灵活性

fpga的主要优势始终在于其灵活性,例如,随着算法的改进或需求的变化,它具有更新硬件加速器的能力。传统上,这是通过合并高端dsp内核(例如来自tensilica和ceva的内核)或通过合并其他高端arm mcu(如已经在fpga设计中被广泛采用的a53和r5内核,当然不止这两种,还有很多其它内核)来解决的。添加这些额外的arm mcu还可以简化软件开发。

但是,来自achronix、flex logic和menta的新一代efpga(嵌入式fpga)架构为在定制asic中实现fpga逻辑的灵活性提供了第三条途径,通常情况下,这些方案每平方毫米的硅仅提供数千个逻辑元件,因此使用它们可以抵消一些asic的省电和节省成本的好处。不过,我们建议您谨慎使用它们,以“摆脱困境(get out of jail card)”。

合并mmwave频率

5g的关键要素之一是合并mmwave频率,可提供更大的带宽。频率分配因国家/地区而异,因为美国的fcc发放了28 ghz、37 ghz和29 ghz许可频段(组合带宽3.85 ghz)以及从57ghz到71 ghz的14 ghz免许可频谱。

对于10ghz至80 ghz的mmwave rf asic,55nm至22 nm的cmos制程工艺可以提供适合许多5g应用的性能。较小的节点用于实现数字波束成形、集成基带处理和嵌入式处理器内核所需的无关紧要的数字逻辑功能。

但是,对于这种类型的应用,完全耗尽的绝缘体上硅(fd-soi)具有优于体硅cmos工艺的优势,包括在给定的功率预算下改善了噪声系数(nf)、更高的rf输出功率、更好的通道隔离以及通过自适应体偏置技术来降低功率的能力。而且,尽管使用fd-soi会增加成本,但可以在相控阵等应用中改善这种情况,因为相控阵的改进nf和每个设备的更高功率可能意味着需要更少的rf芯片。

平衡5g成本

5g在功率、成本和网络覆盖范围方面带来了若干挑战,因此促使蜂窝网络基础架构领域从3g / 4g系统中使用的fpga / dsp转向更适合的asic。

tesla、facebook和google之类的公司都已成为数十亿美元asic开发的头条新闻拥有者,但是这些都是用于ai和自动驾驶设备的,在这些设备中,最先进的技术至关重要。5g设备不需要相同的尖端技术,使用asic方法可以显着降低成本。

例如,如果我们看一下5g设备的需求,可以假设开发一个16nm finfet asic的nre成本(包括ip许可、开发和产品化)约为1800万美元,单位成本(基于芯片尺寸、封装、测试时间)大约为6.20美元。而开发22nm/28nm asic的nre成本约为1400~1500万美元,单位成本约为9.50美元。

与之相比的是fpga解决方案,例如xilinx的用于通信应用的ultrascale +(在digi-key上单个单元的价格为975美元),该解决方案没有nre,并且预期的批量成本约为30~50美元。

假设每年生产100万个器件(保守数字),则16纳米finfet器件在短短13个月后最具成本效益(见图3)。

图3:虽然具有更高的nre,但16纳米finfet asic使其在短短13个月后便成为了低成本的选择。该图假设每年使用100万个单位,使用28纳米asic的nre成本为1400万美元,而fpga的单位成本为40美元。

显然,随着我们转向尖端的光刻工艺(例如10nm),phy、adc、dac和掩模的ip许可的nre成本将发生巨大变化。如果使用7nm,成本还会更高。

但是,尽管5g用的数字芯片需要7nm到40nm的制程,但值得注意的是,使用asic的软逻辑设计的性能与缩小一到两个制程节点的fpga的性能大致相同。考虑到这一点,22nm /28nm asic将提供与16nm finfet fpga相似的逻辑性能,从而降低成本并降低5g应用的功耗。

除此之外,xilinx ultrascale + fpga中使用的arm ip可以在asic中使用,这意味着可以维持与xilinx器件兼容的软件(以及对软件的投资)。因此,尽管与fpga相比灵活性降低了,但成本和功耗却成为蜂窝网络设备制造商转向定制asic、以满足5g需求的令人信服的理由。

*点击文末阅读原文,可阅读英文原文。

*免责声明:本文由作者原创。文章内容系作者个人观点,半导体行业观察转载仅为了传达一种不同的观点,不代表半导体行业观察对该观点赞同或支持,如果有任何异议,欢迎联系半导体行业观察。

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